| Identifikační kód |
RIV/00216305:26220/21:PU141203 |
| Název v anglickém jazyce |
VHDL-Based Implementation of NTT on FPGA |
| Druh |
D - Stať ve sborníku |
| Jazyk |
eng - angličtina |
| Vědní obor |
20206 - Computer hardware and architecture |
| Rok uplatnění |
2021 |
| Kód důvěrnosti údajů |
S - Úplné a pravdivé údaje o výsledku nepodléhající ochraně podle zvláštních právních předpisů. |
| Počet výskytů výsledku |
2 |
| Počet tvůrců celkem |
1 |
| Počet domácích tvůrců |
1 |
| Výčet všech uvedených jednotlivých tvůrců |
Petr Jedlička (státní příslušnost: CZ - Česká republika, domácí tvůrce: A, vedidk: 4123705) |
| Popis výsledku v anglickém jazyce |
This paper is focused on the effective hardware-accelerated implementation of NTT (Number Theoretic Transform) and inverse NTT (NTT−1) on FPGA (Field Programmable Gate Array). The discussed implementation is intended for the use in the lattice-based cryptography schemes, e.g. CRYSTALS-Dilithium digital signature scheme which is one of the finalists of the third round in the post-quantum standardization process under the auspices of NIST (The National Institute of Standards and Technology). The implementation of NTT (NTT−1) requires 1798 (2547) Look-Up Tables (LUTs), 2532 (3889) Flip-Flops (FFs) and 48 (84) Digital Signal Processing blocks (DSPs). The latency of the design is 502 (517) clock cycles at the frequency 637 MHz on Xilinx Virtex UltraScale+ architecture which makes the presented implementation to be currently the fastest one. Regarding the inverse NTT, this is the first implementation at all. |
| Klíčová slova oddělená středníkem |
NTT, VHDL, FPGA, Dilithium, Montgomery reduction |
| Stránka www, na které se nachází výsledek |
https://www.fekt.vut.cz/conf/EEICT/archiv/sborniky/EEICT_2021_sbornik_2.pdf |
| Odkaz na údaje z výzkumu |
- |